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    EineSpeicherzelle wird in einem Speicherzellenfeld ausgebildet, dasmehrere in Zeilen und Spalten angeordnete Speicherzellen umfaßt. EineTiefgrabenstruktur wird in einem Halbleitersubstrat ausgebildet undenthältmindestens ein leitendes Gebiet. Eine strukturierte Bitleitungsstrukturwird auf dem isolierenden Gebiet der Tiefgrabenstruktur und elektrischvon diesem isoliert und auf Gebieten des Halbleitersubstrats, abermindestens einen Teil dieser kontaktierend, ausgebildet. Freiliegende Teiledes Halbleitersubstrats werden geätzt, um mindestens einen Isolationsgrabenneben der Tiefgrabenstruktur auszubilden, wobei die strukturierteBitleitungsstruktur als Ätzmaskeverwendet wird. Der Isolationsgraben wird mit einem dielektrischenMaterial gefüllt.Ein Kontaktgebiet zu dem leitenden Gebiet der Tiefgrabenstrukturwird in dem dielektrischen Material des Isolationsgrabens ausgebildet undist elektrisch von der Bitleitungsstruktur isoliert. Eine Wortleitungsstruktur,die mit dem Kontaktgebiet verbunden ist, wird ausgebildet und befindetsich zumindest teilweise auf der Bitleitungsstruktur, ist aber elektrischvon dieser isoliert.
    公开号:DE102004025111A1
    申请号:DE200410025111
    申请日:2004-05-21
    公开日:2005-01-27
    发明作者:Norbert Arnold；Venkatachalam C. Jaiprakash
    申请人:Infineon Technologies AG；
    IPC主号:H01L21-8242
    专利说明:
    [0001] Dievorliegende Erfindung beschäftigtsich mit Speicherbauelementen und insbesondere in einem Substratausgebildeten Strukturen fürdynamische Speicher mit wahlfreiem Zugriff (DRAM).
    [0002] Bauelementefür dynamischeSpeicher mit wahlfreiem Zugriff (DRAMs) enthalten in der Regel einaus mehreren in Zeilen und Spalten angeordneten Speicherzellen ausgebildetesHalbleiterspeicherzellenfeld und mehrere Bitleitungen sowie mehrere dieBitleitungen schneidenden Wortleitungen. Jede Speicherzelle desFeldes befindet sich am Kreuzungspunkt einer jeweiligen Wortleitungund einer jeweiligen Bitleitung und enthält einen Kondensator zum Speichernvon Daten und einen Transistor zum Schalten, wie etwa einen Planarenoder vertikalen MOS-Transistor. Die Wortleitung ist mit der Gate-Elektrodedes schaltenden Transistors verbunden, und die Bitleitung ist mitder Source- oder Drain-Elektrode des schaltenden Transistors verbunden.Wenn der Transistor der Speicherzelle durch ein Signal auf der Wortleitungeingeschaltet wird, wird ein Datensignal vom Kondensator der Speicherzelle zuder mit der Speicherzelle verbundenen Bitleitung oder von der mitder Speicherzelle verbundenen Bitleitung zu dem Kondensator derSpeicherzelle übertragen.
    [0003] Wennin einer der Speicherzellen gespeicherte Daten auf eine der Bitleitungengelesen werden, wird beispielsweise eine Potentialdifferenz zwischender Bitleitung der jeweiligen Speicherzelle und der Bitleitung eineranderen Speicherzelle, die ein Bitleitungspaar bilden, erzeugt.Ein mit dem Bitleitungspaar verbundener Bitleitungsleseverstärker liestund verstärktdie Potentialdifferenz und überträgt die Datenvon den ausgewähltenSpeicherzellen zu einem Datenleitungspaar.
    [0004] EinVorteil von DRAMs im Vergleich zu anderen Arten der Speichertechnikbesteht in ihren wegen der Einfachheit und der Skaliereigenschaftder Speicherzelle geringen Kosten. Obwohl die DRAM-Speicherzelleauf einfachen Konzepten basiert, erfordern das eigentliche Designund die Implementierung derartiger Zellen in der Regel eine hochkomplexe DRAM-Design-und Prozeßtechnik.
    [0005] EinBeispiel füreine aktuelle DRAM-Technik ist ein DRAM-Speicher mit vergrabenem Kondensator,bei dem Speicherbits paarweise konstruiert sind, damit sie sicheinen Bitleitungskontakt teilen können. Die gemeinsame Nutzungdes Bitleitungskontakts reduziert die Gesamtzellengröße erheblich.Das Speicherbitpaar enthältin der Regel einen aktiven Bereich (AA), ein Paar Wortleitungen,einen Bitleitungskontakt, eine Bitleitung aus Metall- oder Polysiliziumund ein Paar Kondensatoren fürdie Zellen.
    [0006] DieTeilung der Bitleitungen, d.h. die Breite einer Bitleitung plusder Abstand zwischen benachbarten Bitleitungen, bestimmt in derRegel die Teilung des aktiven Bereichs und die Teilung der Kondensatoren.Die Breite des aktiven Bereichs wird in der Regel so eingestellt,dass die Ansteuerung des Transistors maximiert und der Transistor-Transistor-Leckverlust minimiertwird.
    [0007] DieTeilung der Wortleitungen bestimmt in der Regel den Platz, der für den Bitleitungskontakt, dieLänge einesTran sistors, den Platz des aktiven Bereichs und die Länge einesKondensators zur Verfügungsteht. Jedes dieser Maßemuß optimiertwerden, um die Kapazitätdes Bauelements zu maximieren, den Leckverlust des Bauelements zuminimieren und die Prozeßausbeutezu maximieren.
    [0008] Eingemeinsames Speicherbit ist als eine 8F2-Zelle (eight square feature)bekannt. Die Strukturgröße ist nachDefinition das kleinste realisierbare Maß für einen gegebenen Prozeß. In derPraxis jedoch beträgtdie Strukturgröße die Hälfte derTeilung der Wortleitungen (Teilung der Zeilen) oder Teilung derBitleitungen (Teilung der Spalten). Als Beispiel würde manmit einem 0,3 μm-Prozeß mit Teilungen derWortleitungen und Bitleitungen von 0,6 μm in der Regel eine Größe einesSpeicherbits von 8·(0,3 μm)2 = 0,72 μm2 erhalten. Die 8F2-Bezeichnung wird am bestendurch Entlangfahren an der Außengrenzeeiner Speicherzelle erläutert.Wenn man entlang einer Achse fährt,enthältder Weg eine Hälfteeines Strukturelements füreinen Bitleitungskontakt, ein Strukturelement für eine Wortleitung, ein Strukturelementfür einenKondensator, ein Strukturelement für Feld-Polysilizium und eineHälfteeines Strukturelements für einePolysilizium-Aussparung also insgesamt 4 Strukturelementlängen. Entlangeiner anderen Achse, die senkrecht dazu ist, enthält der Wegzwei halbe Strukturelemente fürein Feldoxid und ein Strukturelement für einen aktiven Bereich alsoinsgesamt zwei Strukturelementlängen.Die Flächedes Speicherbits beträgtdeshalb 4F·2F= 8F2, was auch als 8F2 bezeichnet wird.
    [0009] Diegefaltete Feldarchitektur erzeugt immer ein 8F2-Speicherbit, dajede Wortleitung mit einem Speicherbittransistor an jeder zweitenBitleitung verbunden ist, nämlichdamit einen Kreuzungspunkt bildet, und als eine Feld-Polysilizium schichtum die Speicherbittransistoren an den verbleibenden Bitleitungenvorbeiläuft.Durch die Feld-Polysiliziumschicht in jeder Speicherbitzelle werdenzu einer ansonsten 6F2-Zelle zwei Strukturelement-Quadrate hinzugefügt. Obwohlman durch das gefaltete Feld eine Zelle erhält, die 25% größer istals die 6F2-Feldarchitekturen, liefert das gefaltete Feld insbesondere beiKombination mit einer Faltung von Bitleitungen hervorragende Signal-Rausch-Eigenschaften.
    [0010] Beider ständigenVerkleinerung von Speicherbauelementen muß die Breite des tiefen Grabens,der einen Teil des Vertikaltransistors bildet, und des Kondensatorsverringert werden, um die vorbeilaufende Wortleitung und die Bitleitungskontakte zuberücksichtigen.Der tiefe Graben kann jedoch nicht zu klein gemacht werden, oderder Graben kann nicht richtig ohne Hohlräume gefüllt werden. Dadurch wird eszunehmend schwierig, den Ätzschritt,der den tiefen Graben ausbildet, innerhalb gewünschter Spezifikationen zusteuern.
    [0011] Während dieseBauelemente immer kleiner werden, kann die Grabenkragenoxidschicht,die entlang der Seitenwändeder tiefen Gräbenangeordnet ist, nicht mit existierenden Prozessen mit lokaler Oxidationvon Silizium (localized oxidation of silicon) ausgebildet werdenund muß stattdessen durch einen Schritt mit vergrabenem Kragen oder andere aufwendigeProzeßschritteausgebildet werden.
    [0012] Beiderartigen Bauelementen könnenaußerdemin dem durch Plasma hoher Dichte (HDP) abgeschiedenen Oxid oderanderen Dielektrika, die in der Regel zum Füllen der Isolationsgräben verwendet werden,Hohlräumevorliegen. Solche Hohlräume können an "Tripelpunkt"-Ecken vorliegen,wo sich der Isolations graben, das Siliziumsubstrat und die Polysiliziumschichtentreffen.
    [0013] Zudemliegen in der Regel fürjeden Tiefgraben zwei Bitleitungskontakte vor, was zu einer erheblichenErhöhungder Bitleitungskapazitätführt.
    [0014] Esist deshalb wünschenswert,eine DRAM-Struktur und einen DRAM-Herstellungsprozeß bereitzustellen,durch die diese Probleme vermieden werden.
    [0015] Durchdie vorliegende Erfindung erhältman eine vertikale 8F2-DRAM-Zelle, bei der die Bitleitungsstrukturvor dem Ätzendes Isolationsgrabens und der Ausbildung der Wortleitungsstrukturausgebildet wird und die Bitleitungsstruktur dann dazu verwendetwird, das Ätzendes Isolationsgrabens zu maskieren, so dass sich der aktive Bereichselbst auf die Bitleitung justiert, wodurch der für das TiefgrabengebietverfügbarePlatz zunimmt.
    [0016] Gemäß einemAspekt der Erfindung wird eine Speicherzelle in einem Speicherzellenfeld,das mehrere in Zeilen und Spalten angeordnete Speicherzellen umfaßt, ausgebildet.Eine Tiefgrabenstruktur wird innerhalb eines Halbleitersubstratsausgebildet, und die Tiefgrabenstruktur enthält mindestens ein leitendesGebiet. Eine strukturierte Bitleitungsstruktur wird auf dem isolierendenGebiet der Tiefgrabenstruktur und von diesem elektrisch isoliert undauf den Gebieten des Halbleitersubstrats, aber diese zumindest teilweisekontaktierend, ausgebildet. Freiliegende Teile des Halbleitersubstratswerden geätzt,um mindestens einen Isolationsgraben neben der Tiefgrabenstrukturauszubilden, wobei die strukturierte Bildleitungsstruktur als Ätzmaskeverwendet wird. Der Isolationsgraben wird mit einem dielektrischenMaterial gefüllt.Ein Kontaktgebiet zu dem leitenden Gebiet der Tiefgrabenstrukturwird in dem dielektrischen Material des Isolationsgrabens ausgebildetund ist elektrisch von der Bitleitungsstruktur isoliert. Eine Wortleitungsstruktur,die mit dem Kontaktgebiet verbunden ist, wird ausgebildet und befindetsich teilweise auf der Bitleitungsstruktur, ist aber elektrischvon dieser isoliert.
    [0017] Gemäß einemweiteren Aspekt der Erfindung wird eine Speicherzelle eines Speicherzellenfeldes,das mehrere in Zeilen und Spalten angeordnete Speicherzellen umfaßt, ausgebildet.Ein Tiefgrabengebiet wird in einem Halbleitersubstrat ausgebildet.Ein Gebiet einer vergrabenen Platte wird in dem Halbleitersubstratneben dem Tiefgrabengebiet ausgebildet. Ein dielektrischer Filmwird entlang der Seitenwändedes Tiefgrabengebiets ausgebildet. Ein oberes Gebiet des dielektrischenFilms wird derart entfernt, dass ein Grabenkragen entlang einemMittelteil des Tiefgrabengebiets ausgebildet wird. Das Tiefgrabengebietwird mit dotiertem Polysilizium bis zu und teilweise über denGrabenkragen gefüllt.Eine Grabendeckoxidschicht wird auf dem dotierten Polysilizium ausgebildet,und eine Dielektrikumsschicht fürein Gate wird auf einem weiteren Teil der Seitenwände desTiefgrabengebiets ausgebildet. Ein weiterer Teil des Tiefgrabengebiets,der sich auf der Grabendeckoxidschicht befindet, wird mit einemweiteren Gebiet aus dotiertem Polysilizium gefüllt, und ein verbleibenderTeil des Tiefgrabengebiets wird mit mindestens einem dielektrischenMaterial gefüllt.Ein dotiertes Gebiet wird in einem oberen Teil des Halbleitersubstratsneben dem Tiefgraben ausgebildet. Mindestens eine leitende Schichtwird auf dem Halbleitersubstrat und auf dem Halbleitersubstrat undauf dem dielektrischen Material in dem Tiefgraben abgeschieden.Die leitende Schicht wird strukturiert und geätzt, um mindestens eine Bitleitungsstrukturauszubilden, die sich auf dem dielektrischen Material in dem Tiefgrabengebiet,und elektrisch von diesem isoliert, befindet, und die sich auf denGebieten des Halbleitersubstrats, aber diese zumindest teilweise kontaktierend,befindet. Elektrisch isolierende Seitenwand-Abstandsschichten werdenan den Seitenwändender Bitleitungsstruktur ausgebildet. Freiliegende Teile des Halbleitersubstratswerden geätzt, ummindestens einen Isolationsgraben neben der Tiefgrabenstruktur auszubilden,wobei die strukturierte Bitleitungsstruktur und das dielektrischeMaterial des Tiefgrabengebiets als Ätzmaske verwendet werden. DerIsolationsgraben wird mit einem weiteren dielektrischen Materialgefüllt.Ein Teil des weiteren dielektrischen Materials wird strukturiertund geätzt, umeine Öffnungfür einenKontakt zu dem weiteren Polysiliziumgebiet des Tiefgrabengebietsauszubilden, und die Öffnungenfür Kontaktewerden mit einem leitenden Material gefüllt, um ein Kontaktgebiet auszubilden,das durch die Seitenwand-Abstandsschichten elektrisch von der Bitleitungsstrukturisoliert ist. Mindestens eine dielektrische Schicht wird auf derBitleitungsstruktur abgeschieden, die obere Oberfläche derdielektrischen Schicht wird planarisiert, und die dielektrischeSchicht wird strukturiert und geätzt,um mindestens eine Öffnungdarin auszubilden. Mindestens eine weitere leitende Schicht wirdabgeschieden, die die Öffnungzumindest füllt, unddie Leiterschicht wird poliert, um einen Teil der Leiterschichtzu entfernen, der sich außerhalbder Öffnungerstreckt, wodurch eine Wortleitungsstruktur ausgebildet wird, diemit dem Kontaktgebiet verbunden ist und sich zumindest teilweiseauf der Bitleitungsstruktur, aber elektrisch von dieser isoliert,befindet.
    [0018] Dieobigen Aspekte, Merkmale und Vorteile der vorliegenden Erfindunglassen sich besser verstehen, wenn sie unter Bezugnahme auf diefolgende Beschreibung der bevorzugten Ausführungsformen und beiliegendenZeichnungen betrachtet werden.
    [0019] Die 1A und 1B zeigen in Draufsicht eine bekannteSpeicherarchitektur, und 1C zeigtein Schemadiagramm einer Speicherzelle.
    [0020] 2 zeigt eine Querschnittsansichteiner bekannten Speicherzelle durch das aktive Gebiet.
    [0021] 3 zeigt eine Querschnittsansichteiner bekannten Speicherzelle senkrecht zu der Achse des aktivenGebiets.
    [0022] 4A bis 4E zeigen Prozeßschritte zur Herstellung bekannterSpeicherzellen und -felder.
    [0023] 5A und 5B zeigen im Draufsicht Details einesim aktiven Gebiet bekannter Speicherzellen ausgebildeten Tiefgrabens.
    [0024] 6A bis 6I zeigen weitere Prozeßschritte zurHerstellung bekannter Speicherzellen und -felder.
    [0025] 7 zeigt in Draufsicht eineSpeicherarchitektur gemäß einerAusführungsformder Erfindung.
    [0026] 8A und 8B zeigen Querschnittsansichten entlangder Linien A-A beziehungsweise B-B eines Prozeßschrittes gemäß der Erfindung.
    [0027] 9A und 9B zeigen Querschnittsansichten entlangder Linien A-A beziehungsweise B-B eines weiteren Prozeßschrittesgemäß der Erfindung.
    [0028] 10A und 10B zeigen Querschnittsansichten entlangder Linien A-A beziehungsweise B-B eines weiteren Prozeßschrittesgemäß der Erfindung.
    [0029] 11A und 11B zeigen Querschnittsansichten entlangder Linien A-A beziehungsweise B-B eines weiteren Prozeßschrittesgemäß der Erfindung.
    [0030] 12A und 12B zeigen Querschnittsansichten entlangder Linien A-A beziehungsweise B-B eines weiteren Prozeßschrittesgemäß der Erfindung.
    [0031] 13A und 13B zeigen Querschnittsansichten entlangder Linien A-A beziehungsweise B-B, und 13C zeigt eine Draufsicht auf einen weiteren Prozeßschrittgemäß der Erfindung.
    [0032] 14A und 14B zeigen Querschnittsansichten entlangder Linien A-A beziehungsweise B-B, und 14C zeigt eine Draufsicht auf einen weiteren Prozeßschrittgemäß der Erfindung.
    [0033] 15A und 15B zeigen Querschnittsansichten entlangder Linien A-A beziehungsweise B-B, und 15C zeigt eine Draufsicht auf einen weiteren Prozeßschrittgemäß der Erfindung.
    [0034] 16A und 16B zeigen Querschnittsansichten entlangder Linien A-A beziehungsweise B-B, und 16C zeigt eine Draufsicht auf einen weiteren Prozeßschrittgemäß der Erfindung.
    [0035] 17A und 17B zeigen Querschnittsansichten entlangder Linien A-A beziehungsweise B-B, und 17C zeigt eine Draufsicht auf einen weiteren Prozeßschrittgemäß der Erfindung.
    [0036] 18A und 18B zeigen Querschnittsansichten entlangder Linien A-A beziehungsweise B-B, und 18C zeigt eine Draufsicht auf einen weiteren Prozeßschrittgemäß der Erfindung.
    [0037] 19A und 19B zeigen Querschnittsansichten entlangder Linien A-A beziehungsweise B-B, und 19C zeigt eine Draufsicht auf einen weiteren Prozeßschrittgemäß der Erfindung.
    [0038] 20A und 20B zeigen Querschnittsansichten entlangder Linien A-A beziehungsweise B-B, und 20C zeigt eine Draufsicht auf einen weiteren Prozeßschrittgemäß der Erfindung.
    [0039] 21A und 21B zeigen Querschnittsansichten entlangder Linien A-A beziehungsweise B-B, und 21C zeigt eine Draufsicht auf einen weiteren Prozeßschrittgemäß der Erfindung.
    [0040] Die 1A und 1B zeigen in Draufsicht ein bekanntes8F2-DRAM-Speicherzellenfeld,das mehrere Speicherzellen umfaßt.Beispiele fürderartige bekannte 8F2-DRAM-Zellen und Prozesse zum Herstellen derartigerDRAM-Zellen sind in der am 22. Juni 2001 eingereichten US-AnmeldungNr. US 2002/0196651 beschrieben, deren Offenbarung durch Bezugnahmehier aufgenommen ist.
    [0041] 1A zeigt verschiedene Maskenstruktureneines bekannten Speicherzellenfeldes, die einander überlagertsind. 1B zeigt jedeMaskenstruktur von 1A getrennt,und zwar stellt 1B die Ansichtvon 1A in vier verschiedenenTiefen dar. Die oberste Struktur von 1B veranschaulicht eineAnordnung von mehreren Tiefgräben 20.Die zweite Struktur ab der oberen in 1B zeigtdie Anordnung der bekannten aktiven Bereiche, bei denen für Durchlaßtransistorenverwendete dotierte Übergänge ausgebildetsind. Die dritte Struktur ab der Oberseite zeigt die Anordnung derGate-Kontaktstrukturen oder Wortleitungen des Zellenfeldes, und dieuntere Struktur zeigt die Anordnung der Bitleitungen des Feldes.
    [0042] Wieoben beschrieben, sind die vier Strukturen von 1B in 1A einander überlagertgezeigt, wodurch das Speicherzellenfeld 1 entsteht. DasFeld 1 umfaßteine Anordnung von Speicherzellen 2. Jede Zelle 2 wirdvon zwei Wortleitungen 4 und 5 und von einer Bitleitung 8 kontaktiert.Die Zelle umfaßtein Gebiet 6 eines aktiven Bereichs (AA-Gebiet), das ausSilizium oder Polysilizium ausgebildet ist und das von der Bitleitung 8 kontaktiertwird, die ein Metall umfaßt,wie etwa Wolfram oder hochdotiertes Polysilizium. Jedes AA-Gebiet 6 istelektrisch durch einen Isolationsgraben (IT) 10, der be vorzugtein mit einem Feldoxid gefüllterGraben ist, von dem nächsten AA-Gebietisoliert.
    [0043] DieZelle 2 umfaßtweiterhin ein Tiefgrabengebiet (DT) 20, das einen Teileines Grabenkondensators und eines vertikalen Transistors bildet.Der Tiefgraben unterteilt auch die AA-Gebiete 6. Die Bitleitung 8 kontaktiertdas AA-Gebiet 6 auf jeder Seite des Tiefgrabens an einerStelle, wo das AA-Gebiet die Drain-Elektrode des Durchlaßtransistorsbildet. Die Wortleitung 4 verläuft zwischen den AA-Gebieten 6 aneiner Stelle überden Tiefgrabengebieten, nämlichdort, wo das AA-Gebiet unterbrochen ist, um die Gate-Elektrode desim Gaben ausgebildeten vertikalen Transistors zu kontaktieren.
    [0044] 1C ist ein Schemadiagrammeiner bekannten Speicherzelle 2. Die Zelle umfaßt einenLadungsspeicherkondensator 22 mit einer Platte, die miteiner Referenzspannung verbunden ist, die in der Regel Masse oderdie Hälfteder Bitleitungsspannung ist, und seine andere Platte ist mit derSource-Elektrodeeines Durchlaßtransistors 24 verbunden.Der Durchlaßtransistor 24 weisteine mit der Bitleitung 6 verbundene Drain-Elektrode undeine mit der Wortleitung 4 verbundene Gate-Elektrode auf.
    [0045] 2 ist eine Querschnittsansichteiner bekannten Speicherzelle 2 durch das in 1 gezeigte AA-Gebiet 6.Ein Ladungsspeicherkondensator 22 und eine Source-Elektrodeeines Durchlaßtransistors 24 sindinnerhalb des Tiefgrabens 20 ausgebildet. Die Gate-Elektrodedes Durchlaßtransistors 24 istim oberen Gebiet des Tiefgrabens 20 über einem Grabendeckoxid (TTO)ausgebildet. Drain-Gebiete für denDurchlaßtransistor 24 sindauf beiden Seiten des Tiefgrabens 20 ausgebildet.
    [0046] Einevergrabene Platte oder ein vergrabenes Gebiet 26 bildeteine Platte des Kondensators 22. Die vergrabene Platte 26 istin der Regel ein stark dotiertes Gebiet, bevorzugt n-Typ, das ineinem massiven Halbleitersubstrat vom p-Typ ausgebildet ist. Alternativist die vergrabene Platte 26 ein p-Gebiet, das in einemmassiven n-Substrat oder in einer in einem p-Substrat ausgebildeten n-Wanne ausgebildetist. Eine dünnedielektrische Schicht 29 wie etwa ein Oxid, eine Nitridschicht,eine Kombination aus beiden oder ein anderes Material mit hohemk-Wert ist um den Umfang des Tiefgrabens 20 herum ausgebildetund bildet das Kondensatordielektrikum. In dem unteren Gebiet desTiefgrabens 20 ausgebildetes dotiertes Polysilizium, bevorzugtvom n-Typ, umfaßtdie andere Platte des Speicherkondensators 22. Der Tiefgraben 20 umfaßt außerdem einstark dotiertes Gebiet einer vergrabenen Brücke 28, das einenersten dotierten Anschluss fürden Durchlaßtransistor 24 bildet,hier als das Source-Gebiet bezeichnet. Die vergrabene Brücke istelektrisch mit dem im unteren Gebiet des Tiefgrabens 20 ausgebildetenn-Polysilizium verbunden, wodurch die Verbindung zwischen dem Durchlaßtransistor 24 unddem Ladungsspeicherkondensator 22 entsteht. Der Tiefgraben 20 umfaßt bevorzugtauch ein Grabenkragenoxid 30 und ein Grabendeckoxid 32 zumVerhindern parasitärer Leckströme.
    [0047] Zusätzlich zuder vergrabenen Brückedes Source-Gebiets 28 enthält der Durchlaßtransistor 24 auchein Gate-Gebiet 34 aus dotiertem Polysilizium, das im oberenGebiet des Tiefgrabens 20 und des Gate-Oxids 36 ausgebildetist. Das Gate-Oxid 36 ist auf beiden Seiten um das Polysiliziumgebiet 34 herumim oberen Teil des Grabens 20 ausgebildet. Der Durchlaßtransistorenthältaußerdemein Drain-Gebiet 38, das auch auf beiden Seiten des Grabens ausgebildetist. Auf diese Weise wird die Gesamtbreite des Gates für eine gegebeneLänge des Gates verdoppelt,weil der Transistor zwei Source-Drain-Strecken vorsieht, jeweils eine aufjeder Seite des Tiefgrabens. Jedes Drain-Gebiet 38 ist über Bitleitungskontaktemit der in 2 nicht gezeigtenBitleitung 8 verbunden.
    [0048] DasPolysiliziumgebiet 34 des Gates wird von einer aktivenWortleitung (AWL) 4 kontaktiert. Auch andere Wortleitungen 7 sindin 2 gezeigt, die mitanderen, nicht gezeigten Speicherzellen verbunden sind und die alsvorbeilaufende Wortleitungen (PWL) bezeichnet werden. Die Wortleitungen 4 und 7 enthalteneine niederohmige Leiterschicht auf einer optionalen Barrierenschicht,wie etwa einen aus einem ersten Wolframnitrid (WN) oder Polysilizium-WN-Schicht 40 ausgebildetenDoppelschichtleiter, überdem eine Wolfram-(W)- oder Wolframsilizid-(WSi)-Schicht 42 ausgebildetist. Die leitenden Schichten sind von einer Nitrid-Isolationsschicht 44 umgeben,um die Wortleitungen gegenüberKontakten 80 aus einem ersten Metall (M0) und gegenüber derBitleitung zu isolieren. Außerdemist das Gate-Gebiet 34 gegenüber seinen benachbarten Gebietenwie etwa den dotierten Gebieten 38 durch eine Abstandsschicht 46 undeine Kappenschicht 48 isoliert. Die Abstandsschicht 46 istin der Regel aus einer Oxidschicht und die Kappenschicht 48 auseiner Nitridschicht ausgebildet, doch können andere Materialien substituiertwerden. Die vorbeilaufende Wortleitung 7 ist durch einOxid einer Feldabdeckung (ATO) 88 gegenüber den dotierten Gebieten 38 isoliert.
    [0049] 3 zeigt eine Querschnittsansichtder Speicherzelle 2 senkrecht zu der Ansicht von 2, d.h. entlang der vorbeilaufendenWortleitung 7. Es sind vier Isolationsgräben 10 dargestellt.Die Isolationsgräbensind zwischen den aktiven Gebieten 6 ausgebildet, und sietrennen die Bitleitungskontakte voneinander. In 3 ist von links nach rechts ent lang derWortleitung 7 ein Isolationsgraben 10 gezeigt,auf den ein Gebiet eines aktives Bereichs 6, ein weitererIsolationsgraben 10, ein weiterer aktiver Bereich 6 undso weiter folgen.
    [0050] DerTiefgraben 20 ist in 3 wiedas Gebiet des Grabenkragenoxids 30 hinter dem aktivenBereich 6 gezeigt. Das Gebiet der vergrabenen Brücke 28 istinnerhalb des Tiefgrabengebiets von 3 gezeigt,es ist aber tatsächlichaus dem Polysilizium des Tiefgrabengebiets in das umgebende massiveGebiet der aktiven Bereiche 6 vor oder hinter den Tiefgräben ausdiffundiert.Das Gebiet des Grabendeckoxids 32 ist zu sehen, befindetsich aber tatsächlich hinterdem massiven Silizium der aktiven Bereiche 6. Analog istder dotierte Drain-Anschluss 38 in 3 gezeigt, er befindet sich aber tatsächlich hinteroder vor der in 3 gezeigtenQuerschnittsansicht. Wenngleich die Nitridkappe 48 zusammenmit dem oberen Teil des Grabens 20 in dem IT-Gebiet 10 dargestelltsind, werden die Gebiete tatsächlichweggeätzt,wenn der IT geätztwird. Das Gate-Oxid 36 ist analog parallel zu der Ebenedes Papiers in der Perspektive von 3 angeordnetund würdenormalerweise in dem tatsächlichenQuerschnitt nicht zu sehen sein, ist aber hier wegen des Kontextesbezeichnet. Die Wortleitung enthälteine Polysiliziumschicht 40, eine Wolframschicht 42 undeine Nitridkappe 44. In Umrißlinien sind auch die Bitleitungskontaktegezeigt, mit denen die Bitleitung die Drain-Gebiete 38 des Durchlaßtransistorskontaktiert.
    [0051] Wiederunter Bezugnahme auf 2 umfaßt jedeZelle zwei Transistoren. Jeder der Transistoren teilt sich ein gemeinsamesGate-Gebiet 34, weist aber sein eigenes Gate-Oxid 36,sein eigenes Source-Gebiet oder erstes dotiertes Anschlussgebiet 28 undsein eigenes Drain-Gebiet oder zweites dotiertes Anschlussgebiet 38 auf.Die Anordnung könnteauch als ein einziger Transistor angesehen werden, der über eineinziges Steuersignal arbeitet, dessen Source-Elektrode, Gate-Oxidund Drain-Elektrode physkalisch in zwei verschiedene Gebiete getrenntsind. Das Drain-Gebiet 38 jedes Transistors enthält zwei Kontakte 80 zuder Bitleitung 6. Der Logik-Durchlaßtransistor weist somit vierKontakte zu der Bitleitung auf. Außerdem teilt sich jeder Durchlaßtransistorein gemeinsames dotiertes Verbindungsgebiet 38, nämlich dasDrain-Gebiet, mit einem benachbarten Transistor.
    [0052] EinVerfahrensablauf zum Ausbilden der bekannten Speicherzelle wirdunter Bezugnahme auf die 4A bis 4E, 5A und 5B und 6A bis 6I beschrieben.
    [0053] Zunächst werdeneine Pad-Oxidschicht (nicht gezeigt) und eine Pad-Nitridschicht 52 aufdem Substrat abgeschieden, und dann wird eine Hartmaskenschichtauf der Nitridschicht 52 abgeschieden. Dann werden dieHartmaskenschicht und die Pad-Nitridschicht über einen lithographischenSchritt strukturiert und geätzt,und die Hartmaskenschicht wird dann dazu verwendet, das Ätzen desTiefgrabens 20 zu maskieren. Als nächstes wird die Hartmaskenschichtentfernt und eine Schicht aus dotiertem Glas wird entlang den Wänden unddem Boden des Grabens sowie auf der Nitridschicht 52 abgeschieden. Dannwird ein weiterer lithographischer Schritt durchgeführt, umdas dotierte Glas zu strukturieren und von der Oberseite der Nitridschichtund von den Wändendes oberen Teils des Grabens zu entfernen. Dann wird über demverbleibenden Teil des dotierten Glases sowie über den Wänden des Rests des Grabensund auf der Nitridschicht eine Oxidkappe abgeschieden, und ein Eindiffundierungsschrittwird durchgeführt,um Dotierstoffe aus dem dotierten Glas einzudiffundieren und einevergrabene Platte auszubilden. Die Oxidkappe und das dotierte Glaswerden dann entfernt, und die Wändedes Grabens werden mit einer Knotendielektrikumsschicht 29 ausgekleidet.Der untere Teil des Grabens wird dann mit Polysilizium gefüllt, umeinen Teil des Polysiliziumgebiets 50 zu bilden, und dannwird das Knotendielektrikum aus dem Teil des Grabens entfernt, dersich überdem Polysilizium befindet. Dann wird die obere Oberfläche desBauelements planarisiert, um einen etwaigen Teil des Polysiliziumsauf der Nitridschicht zu entfernen, die Grabenkragenoxidschicht 30 wirddann abgeschieden und zurückgeätzt, umeinen etwaigen Teil der Grabenkragenoxidschicht auf der Nitridschicht 52 zuentfernen, der Rest der Polysiliziumschicht 50 wird alsnächstesabgeschieden, und das Bauelement wird wieder planarisiert, um etwaiges Polysiliziumauf der Nitridschicht 52 zu entfernen. Die Nitridschicht 52 schützt dasumgebende Silizium währenddes Ätzschrittesfür dasPolysilizium. In 4A sindein Tiefgraben 20 und eine Grabenkragenoxidschicht 30 gezeigt.Der Graben ist mit Polysilizium 50 gefüllt gezeigt, das bis zu einergewünschtenHöhe innerhalbdes Grabens zurückausgenommen worden ist.
    [0054] DasGrabenkragenoxid wird, wie in 4B gezeigt,bevorzugt übereinen Naßätzschritt,zurück ausgenommen.Die Ausnehmung des Oxids bildet eine Spalte an einer Stelle, wodas Kragenoxid unter die Höheder Polysiliziumfüllung 50 entferntwird. Es kann auch eine wahlweise dünne Oxidation oder Nitridabscheidungdurchgeführtwerden. Die Spalte wird dann gefüllt,indem der Graben wieder mit Polysilizium 54 gefüllt unddas Polysilizium 54 auf die gewünschte Höhe ausgenommen wird. Das Polysiliziumgebiet 54 wirddanach in Hochtemperatur-Bearbeitungsschritten durch das Gebiet 50 dotiert,und der Dotierstoff diffundiert danach in das Substrat aus, um dasGebiet der vergrabenen Brücke 28 auszubilden.
    [0055] DasGrabendeckoxid 32 wird wie 4C gezeigtdadurch ausgebildet, dass zuerst eine nicht gezeigte Opferoxidschichtan den Seitenwändendes Tiefgrabens 20 überdem Gebiet aus Polysilizium 54 gebildet wird. Die Grabendeckoxidschicht(TTO) 32 wird dann mit einem HDP-Prozeß (high density plasma) gefolgtvon einer Naßätzung anden horizontalen Oberflächenausgebildet. Wahlweise kann eine Naßätzung von Nitrid ausgeführt werden,um den Überhangder Nitridschicht 52 im Graben 20 zu entfernen.Nach der Bildung der TTO-Schicht 32 wird die Opferoxidschichtentfernt, wodurch man eine saubere Fläche der Seitenwand des Tiefgrabensfür das anschließende Aufwachseneiner Gate-Oxidschicht 36 erhält. Nach dem Entstehen derGate-Oxidschicht 36 wird eine Gate-Polysiliziumschicht 34 innerhalb desTiefgrabens abgeschieden, durch einen CMP-Schritt poliert und dannausgenommen. Der Tiefgraben wird bevorzugt mit Polysilizium überfüllt, woraufsich ein chemisch-mechanisches Polieren (CMP) bis auf die Oberseiteder Nitridschicht 52 oder auf die TTO-Schicht 32 anschließt. DasPolysilizium wird dann unter die Oberfläche des den Tiefgraben 20 umgebendenmassiven Siliziums geätzt.Die Tiefe der Ausnehmung ist eine Frage der Wahl Designs unter derVoraussetzung, dass die Ausnehmung sich innerhalb der Tiefe desAnschlussgebietes der Drain-Elektrode 38 befindet, um eine Überlappung zwischenAnschlussgebiet und Gate-Elektrode- sicherzustellen.
    [0056] Wiein 4D gezeigt, werdendann zur Ausbildung einer nicht gezeigten dünnen Oxidschicht die freiliegendenOberflächendes massiven Siliziums und des Gate-Polysiliziums 34 oxidiert.Es wird ein Nitridliner 60 ausgebildet.
    [0057] Die 4E veranschaulicht einennachfolgenden Schritt, bei dem der Nitridliner 60 zur Ausbildungeiner Nitrid- Abstandsschichtzurückgeätzt wird. Aufdiesem Schritt folgt eine Reinigung von Oxid, um etwaiges Oxid vonder freiliegenden Oberflächedes Gate-Polysiliziums 34 zu entfernen. Auch die auf der Nitridschicht 52 ausgebildeteTTO-Schicht 32 kann, falls sie nicht früher abgelöst wird, gleichzeitig entferntwerden. ZusätzlichesPolysilizium wird auf dem Gate-Polysiliziumgebiet 34 abgeschieden,was zu einem Stift aus Polysilizium 35 führt, derbevorzugt mit dem Gate-Polysiliziumintegral ist. Bevorzugt wird die Polysiliziumschicht des Stifts 35 überfüllt unddann naß zurückgeätzt oderalternativ einem CMP-Planarisierungsschritt unterzogen. Dann wird über dem Gebieteine Hartmaskenschicht 62 abgeschieden, um den Graben während desanschließendenVerarbeitens des aktiven Bereichs zu schützen.
    [0058] 5A zeigt eine Draufsichtauf den Tiefgraben 20 vor der Ausbildung eines Isolationsgrabens (IT) 10.Der Tiefgraben 20 erstreckt sich anfänglich über die Grenzen des darüberliegendenaktiven Bereichs 6 hinaus und in den Bereich hinein, derTeil des Gebiets des Isolationsgrabens werden soll, wie durch dieschraffierten Gebiete 64 gezeigt.
    [0059] 5B veranschaulicht den Tiefgraben 20 nachdem Ätzendes Isolationsgrabens 10. Die schraffierten Gebiete 64 unddas umgebende Silizium sind weggeätzt worden, wobei ein aktivesGebiet 6 und der Tiefgraben 20 zurückbleiben,nun auf beiden Seiten von dem Isolationsgraben 10 begrenzt.
    [0060] DieLinien A-A und B-B in 5A und 5B definieren zwei Querschnittsansichten,die in den 6A bis 6I gezeigt sind. Der Teilder 6A bis 6I links von der gepunktetenvertikalen Linie ist entlang der Achse des Bitleitungsgebiets betrachtet,nämlich entlangdes Gebiets des ak tiven Bereichs (AA), und entspricht dem Schnittentlang Linie A-A in 5B. DerTeil der 6A bis 6I auf der rechten Seiteder gepunkteten vertikalen Linie ist senkrecht zum Bitleitungsgebietbetrachtet und entspricht dem Schnitt entlang der Linie B-B in 5B.
    [0061] Wieoben beschrieben ist der unter dem Bitleitungsgebiet liegende Teildes Tiefgrabens 20 von der Hartmaske 62 bedeckt,bevor der Isolationsgraben geätztwird. Die außerhalbder aktiven Gebiete liegenden Teile und das umgebende Silizium werden wiein 6A gezeigt freigelegt,einschließlichvon Teilen 64 des Tiefgrabens. Die freiliegenden Teile werdengeätzt,wodurch der Isolationsgraben 10 entsteht, der durch Entfernender in 5A gezeigten Gebiete 64 dieobere und untere Kante des Tiefgrabens 20 abschneidet.
    [0062] Wiein 6B gezeigt, wirdder Isolationsgraben 10 dann mit einem isolierenden Oxid 68 gefüllt unddann planarisiert. Dann wird die Hartmaske 62 entferntund das Grabenoxid 68 und die Nitrid-Abstandsschicht 60 werdenbis zur Oberseite der Nitridschicht 52 planarisiert.
    [0063] UnterBezugnahme auf 6C werdendie Nitridschicht 52 und die Nitrid-Abstandsschicht 60 im wesentlichenentfernt, wobei die Nitridkappe 48 zurückbleibt. Auch das Isolationsgrabenoxid 68 wird teilweiseweggeätzt,um eine etwaige restliche Oxidschicht auf der Nitridoberfläche zu entfernen,und es kann ein Stift 35 aus Gate-Polysilizium zurückbleiben,der sich überdie Oberflächeder Nitrid- und Oxidschicht hinaus erstreckt. Dann wird eine nicht gezeigteOpferoxidschicht ausgebildet, worauf ein Schritt der Ionenimplantationfolgt, um die dotierten Gebiete der planaren Unterstützungsschaltkreisesowie die dotierten Anschlussgebiete 38 des Transis tors 22 mitvertikalem Gate auszubilden. Dann wird die Opferoxidschicht vorder weiteren Bearbeitung entfernt. Während jedes Wärmeschritts,wie etwa dem Schritt des Ausheilens nach dem Schritt der Ionenimplantationdiffundieren die Dotierstoffe in der Polysiliziumschicht 54 imGraben in das den Graben umgebende massive Silizium aus, wobei dievergrabenen Brückeoder die dotierte Anschluss 28 ausgebildet wird, wie in 2 gezeigt.
    [0064] Wiein 6D gezeigt, wirddann ein Gate-Oxid 70 fürein planares Bauelement ausgebildet, und die Polysiliziumschicht 72 wirddann abgeschieden, um die Gate-Polysilizium im Unterstützungsgebietauszubilden. Die Polysiliziumschicht 72 wird dann über bekanntefotolithographische und Ätzprozessestrukturiert. Eine Maskenstruktur 74 zum Ätzen desFeldes (EA) legt die Gebiete des aktiven Bereichs und des Tiefgrabensfür das Ätzen des Polysiliziumsfrei, währendes die Unterstützungsgebietebedeckt, wo die planaren Bauelemente ausgebildet werden. Die resultierendePolysiliziumschicht 72 bedeckt nur die Unterstützungsgebiete.
    [0065] Dannwird eine dicke Oxidschicht 76 abgeschieden und strukturiert,wobei eine Maskenschicht 78 zum Ätzen des Unterstützungsgebiets(ES) verwendet wird, wie in 6E gezeigt.Die ES-Maskenschicht 78 bedeckt die Feldgebiete und legtdie Unterstütungsgebietefrei, so dass die Oxidschicht 76 in den Gebieten weggeätzt wird,in denen die Polysiliziumschicht 72 vorliegt, und nur über denBereichen des Speicherfeldes zurückbleibt,wenngleich es auch eine gewisse Überlappungzwischen der resultierenden Polysiliziumschicht 72 undder dicken Oxidschicht 76 geben kann.
    [0066] Dannwird die dicke Oxidschicht 76 planarisiert, was zu einerplanaren Oberflächedes Deckoxids unterhalb der Höhedes Gate-Polysiliziumstifts 35 und der Polysiliziumschicht 72 führt, wiein 6F gezeigt. Ein Teil 77 derdicken Oxidschicht 76 bleibt möglicherweise auf der Polysiliziumschicht 72,wenn die Oxidschicht 76 nicht in den aktiven Gebieten völlig weggeätzt wird,verschlechtert aber die Eigenschaften oder die Ausbeute nicht nennenswert.
    [0067] Nachdem Planarisieren der dicken Oxidschicht 76 wird ein Schrittdes Reinigens von Oxid durchgeführt,um etwaiges Oxid zu entfernen, das sich über dem Gate-Polysilizium 35 ausgebildethat, so dass der Wortleitungsstapel entstehen kann. Bei den Wortleitungenhandelt es sich bevorzugt um einen aus einer Polysiliziumschicht 40 undeiner Wolframschicht 42 ausgebildeten mehrschichtigen Stapel,wie in 2 gezeigt. Alternativkönnendie Leiter aus einer einzigen Schicht oder einer Kombination vonSchichten aus Polysilizium, Wolfram, Wolframnitrid, Wolframsilizid,Tantalnitrid oder anderen bekannten Alternativen ausgebildet werden.Dann wird über demLeiterstapel eine Nitridkappe 44 ausgebildet.
    [0068] In 6G ist die Ausbildung desWortleitungs-/Unterstützungs-Gatestapelsdargestellt. Oxid- und Nitrid-Abstandsschichtensind auf den Seiten des Gatestapels ausgebildet und in den Unterstützungsgebietenerfolgen Implantationen fürBauelemente.
    [0069] In 6H sind die Öffnungenzwischen dem strukturierten Gatestapel mit einem dotierten Glas gefüllt unddie Oberflächewird mit einem CMP-Schritt bis auf die Oberseite der Nitridschicht 44 planarisiert.Dann wird eine Nitridschicht abgeschieden und über dem Feld geöffnet, wobeiein Lithographie schritt verwendet wird, und das Nitrid über dem Feldwird geätzt.Dann wird eine zusätzlicheOxidschicht abgeschieden. Mit einem Oxid-zu-Nitrid-selektiven Ätzen werdendie Bitleitung und die ersten Unterstützungsleitungen durch einen(MO)-Maskenschritt(MO) fürBitleitungen definiert und dann entsprechend geätzt. Im Unterstützungsbereichstoppt das Ätzenan der Nitridschicht, wohingegen in dem Feld für die Bitleitungen das Ätzen dasDrain-Gebiet 38 erreicht. Die Oxid-Abstandsschicht 46 und dieNitridkappe 60 verhindern, dass der Bitleitungskontakt undsomit die Bitleitung das Gate-Polysiliziumkontaktieren, auch wenn die M0-Maske falsch ausgerichtet ist.
    [0070] In 6I sind die Bitleitungs-und Kontaktgebiete 80 mit einem Leiter gefüllt gezeigt.Die Bitleitungen könnenaus einer einzigen Leiterschicht oder einer Kombination von Leiterschichtenausgebildet sein.
    [0071] Derbekannte Prozeß weistden Nachteil auf, dass das Tiefgrabengebiet 20 bei kleinerenHalbleiterbauelementen sehr klein ausgeführt werden muß, um Raumfür denKontakt zu der vorbeilaufenden Wortleitung und zu dem Bitleitungs-und Kontaktgebiet zu schaffen. Falls der Tiefgraben 20 jedochzu klein ist, wird er nicht vollständig mit Polysilizium gefüllt, undes entstehen Hohlräumedarin. Somit läßt sichder den Tiefgraben 20 bildende Ätzschritt nicht leicht steuern.
    [0072] Derbekannte Prozeß weisteinen weiteren Nachteil auf, wenn er zum Herstellen kleinerer Speicherbauelementeverwendet wird, weil die Grabenkragenoxidschicht 30 durchein Ätzeneines vergrabenen Kragens ausgebildet werden muß. Ein weiterer Nachteil desbekannten Prozesses besteht darin, dass in dem isolierenden Oxid 68,das den Isolationsgraben 10 füllt, Hohlräume auftreten können, undzwar insbesondere an "Tripelpunkten", wo sich die Eckendes Isolationsgrabens 10, des massiven Siliziums 6 unddes Polysiliziums innerhalb des Tiefgrabens 20 treffen,wie in 3 gezeigt.
    [0073] Nochein weiterer Nachteil des bekannten Prozesses besteht darin, dasszwei Bitleitungskontakte 40 zu den Drain-Gebieten auf jederSeite des Tiefgrabens 20 vorgesehen sind und eine erhebliche Erhöhung derBitleitungskapazitätverursachen.
    [0074] Dievorliegende Erfindung löstdiese Probleme durch Abscheiden und Ausbilden der Bitleitung vordem Ätzendes Isolationsgrabens und vor dem Abscheiden und Strukturieren derWortleitung. Ein Bitleitungslayout wird zum Maskieren des Ätzens des Isolationsgrabensverwendet, das die aktiven Bereiche definiert. Dadurch justiertsich der aktive Bereich von selbst auf die Bitleitung und maximiertden fürdie Tiefgräbenund die Bitleitungskontakte zur Verfügung stehenden Raum.
    [0075] 7 zeigt in Draufsicht eingemäß einem Prozeß der Erfindungausgebildetes Speicherzellenfeld 100. Mehrere Tiefgrabengebiete 102 werdenunter Verwendung einer achteckigen Maskenstruktur belichtet, wenngleichanders geformte Tiefgrabengebiete möglich sind. Die Tiefgräben sindin einem "Schachbrett"-Muster angeordnet.
    [0076] MehrereBitleitungen 108 kontaktieren die Drain-Gebiete neben denTiefgräbenund verlaufen unter den Wortleitungen 104. Gebiete für Isolationsgräben 106 sindzwischen den Bitleitungen 108 ausgebildet und definierenunter den Bitleitungen angeordnete Gebiete aktiver Bereiche.
    [0077] 8A und 8B sind Querschnittsansichten, die dasGebiet 110 des Speicherzellenfeldes 100 ausführlicherzeigen. 8A zeigt eineQuerschnittsansicht entlang Linie A-A von 7, also entlang der Bitleitung, und 8B zeigt eine Querschnittsansichtentlang Linie B-B von 7,also entlang der Wortleitung betrachtet.
    [0078] EinTiefgraben 102 wird in einem Halbleitersubstrat 111 ausgebildet.Die unteren Teile der Wändedes Tiefgrabens 102 werden mit einer Knotendielektrikumsschicht 112 undeiner Kragenoxidschicht 116 ausgekleidet, und dieser Teildes Grabens wird mit dotiertem Polysilizium 114 gefüllt, dassich über dieGrabenkragenoxidschicht 116 erstreckt, um die Wände desGrabens zu kontaktieren. Auf das Polysilizium 114 kommteine Grabendeckoxidschicht (TTO) 118, und eine Gate-Oxidschicht 120 wirdentlang der Wändeeines oberen Teils des Grabens ausgebildet. Eine weitere Polysiliziumschicht 122 füllt mitAusnahme des obersten Teils den ganzen Rest des Tiefgrabens 102 undbildet ein Gate-Gebiet. Nitrid-Abstandsschichten 126 kleidendie Seitenwändedes obersten Teils des Grabens aus, und eine weitere Nitridschicht 124 bedecktdie obere Oberflächedes Halbleitersubstrats.
    [0079] Dieoben beschriebene Struktur wird auf die oben unter Bezugnahme aufdie 4A bis 4D beschriebene bekannteWeise ausgebildet. Es wird jedoch ein Deckoxid für ein Stöpselgebiet 128 abgeschieden,um den obersten Teil des Tiefgrabens 102 anstelle des in 4E gezeigten Stifts ausPolysilizium zu füllen.
    [0080] Alsnächsteswird die Nitridschicht 124, wie 9A und 9B zeigen,auch Bekannterweise entfernt. Die Nitridabstandsschichten 126 bleibenjedoch zurückund werden währenddes Entfernens des Nitrids von einem Teil des Stöpsels aus Deckoxid 128 geschützt, dersich auf und überden Nitrid-Abstandsschichtenerstreckt, sowie von einer vor der Abscheidung der Abstandsschichtausgebildeten nicht gezeigten Seitenoxidschicht.
    [0081] Dannwird, wie in den 10A und 10B gezeigt, auf der oberenOberflächedes Substrats eine schützendedünne Oxidschicht 131 ausgebildet,und ein Schritt der Implantation von Ionen vom n-Typ wird durchgeführt, umdotierte Gebiete 130 zu erzeugen. Dann wird die dünne Oxidschicht 131 entfernt.
    [0082] Dannwerden die den Bitleitungsstapel bildenden Schichten auf dem Siliziumsubstratabgeschieden, wie die 11A und 11B zeigen. Zuerst wird eineSchicht aus Polysilizium 132 auf der oberen Oberfläche desSubstrats abgeschieden. Dann wird eine nicht gezeigte dünne Schichtaus Wolframnitrid (WN) auf der Schicht aus Polysilizium 132 abgeschieden,und eine Schicht aus Wolfram (W) 134 wird auf der WN-Schichtabgeschieden. Dann wird eine Isolationsschicht wie etwa eine Schichtaus Siliziumnitrid 136 auf der W-Schicht 134 abgeschieden,die als Isolator gegenüberder danach ausgebildeten Wortleitung dient. Obwohl hier eine W-Schichtbeschrieben ist, könnenanstelle von W andere hochschmelzende Metalle verwendet werden,und anstelle von WN könnenandere Grenzschichten verwendet werden.
    [0083] Alsnächsteswird, wie in den 12A und 12B gezeigt, mindestens eineHartmaskenschicht 138 auf der Siliziumnitridschicht 136 abgeschieden. DieHartmaskenschicht oder Hartmaskenschichten 138 werden zumMaskieren des nachfolgenden Schritt des Ätzens von Isolationsgräben verwendet.
    [0084] 13A und 13B zeigen Querschnittsansichten entlangder Linien A-A beziehungsweise B-B, und 13C zeigt eine Draufsicht auf das Gebiet 110,in 7 gezeigt, einesweiteren Schritts im Prozeß derErfindung. Eine Lackschicht 140 wird dann auf der Hartmaskenschichtoder den Hartmaskenschichten 138 abgeschieden und über einenbekannten lithographischen Prozeß strukturiert. Die strukturierteLackschicht dient dann als eine Ätzmaskefür das Ätzen derHartmaskenschicht oder der Hartmaskenschichten 138, derSiliziumnitridschicht 136, der W-Schicht 134,der WN-Schicht und der Polysiliziumschicht 132, wie die 14B und 14C zeigen.
    [0085] Dannwird die Lackschicht entfernt, wie in 15A bis 15C gezeigt, und eine dünne Schicht ausSiliziumnitrid 150 wird auf den verbleibenden Teilen derHartmaskenschicht oder Hartmaskenschichten 138 und aufden freiliegenden Teilen des Halbleitersubstrats sowie entlang derSeitenwändedes Bitleitungsstapels aus Hartmaske/Siliziumnitrid/W/WN/Polysiliziumabgeschieden. Dann wird die Siliziumnitridschicht 150 einem Ätzschrittunterzogen, der das Siliziumnitrid auf der oder den Hartmaskenschichtenund dem Halbleitersubstrat entfernt, so dass nur entlang der Seitenwände desBitleitungsstapels Teile der Abstandsschicht zurückbleiben, wie 16A bis 16C zeigen.
    [0086] Alsnächsteswerden Isolationsgräben 170 in denGebieten zwischen den Bitleitungen in das Halbleitersubstrat geätzt. Dieeine oder mehreren Hartmaskenschichten 138 und die Nitrid-Abstandsschichten 150 dienenals Ätzmaske,wie 17B und 17C zeigen. Bevorzugt wirdder Isolationsgraben mit einem reaktiven Ionenätzprozeß oder einem anderen Plasmaätzprozeß geätzt, beidem das Halbleitersubstrat mit hoher Selektivität bezüglich des Siliziumoxids imOxidstöpsel 128,dem Gate-Oxid 120 und dem Kragenoxid 116 geätzt wird,so dass es zu keiner Unterschneidung in den Polysiliziumgebieten 122 und 144 kommt,insbesondere an den "Tripelpunkt"-Ecken, wo sich derIsolationsgraben, das Halbleitersubstrat und die Polysiliziumschichtentreffen. Wie 17C zeigt,schirmt der Oxidstöpsel 126 dasTiefgrabengebiet 102 davor ab, geätzt zu werden, wenn der Isolationsgrabengeätztwird, so dass der Tiefgraben von unter dem Bitleitungsstapel aus nachaußenvorragt.
    [0087] Wiedie 18A bis 18C zeigen, werden dann dieeine oder mehreren Hartmaskenschichten entfernt und der Wafer wirdals Vorbereitung füreinen Oxidationsschritt gereinigt. Dann wird eine nicht gezeigtedünne Oxidschichtentlang der Außenseiteder Gebiete der aktiven Bereiche entlang der Wände der Isolationsgräben 170 aufgewachsen.Dann werden die Gräben 170 mitmindestens einer Oxidschicht 180 gefüllt, wie etwa einem HDP-Oxid (high density plasma),mit Bor/Phosphor dotiertes Silikatglas (BPSG), einem anderen dotiertenOxid, Tetra-Ethyl-Ortho-Silikat(TEOS) oder einem mehrschichtigen Oxid, das sich ebenfalls über dieOberseiten der Isolationsgräbenerstreckt, um den Bitleitungsstapel zu bedecken. Dann wird der Waferplanarisiert, etwa durch Einsatz eines chemischmechanischen Polierschritts(CMP), um die Oberseite des Oxids 180 auf die Höhe des Bitleitungsstapelszu reduzieren, wie 18B zeigt.
    [0088] Wiein den 19A bis 19C gezeigt, wird dann eineLackschicht 190 abgeschieden und strukturiert, um Öffnungen 192 zubilden, die die obere Oberflächeder Siliziumnitridschicht 136 und der Linerschicht 150 desBitleitungsstapels sowie an den Bitleitungsstapel angrenzende Teiledes Oxids 180 freizulegen, wie die 19B und 19C zeigen.Dann wird ein se lektiver Ätzschrittdurchgeführt,der Oxid entfernt, Siliziumnitrid aber nicht ätzt, um in die freiliegendenTeile des Oxids 180 zu ätzenund Gebiete für Wortleitungskontakte 202 zubilden, die sich hinunter bis zur Gate-Polysiliziumschicht 122 erstrecken,wie 20B zeigt. Dannwird eine Schicht aus dotiertem Polysilizium abgeschieden, die dieGebiete fürWortleitungskontakte 202 füllt und einen Leitungspfadzu den Gate-Polysiliziumgebieten 122 für die danach abgeschiedenenWortleitungen herstellt. Die Schicht aus dotiertem Polysiliziumbedeckt auch die obere Oberflächeder Siliziumnitridschicht 136 des Bitleitungsstapels sowiedie obere Oberflächedes verbleibenden Oxids 180 und muß durch einen CMP-Schritt odereinen anderen Planarisierungsschritt entfernt werden.
    [0089] Wiedie 21A bis 21C zeigen, werden dann alsnächsteseine oder mehrere dielektrische Schichten 212, wie etwaBPSG, Siliziumnitrid oder TEOS, auf der oberen Oberfläche desWafers abgeschieden und in der Regel planarisiert. Dann wird einenicht gezeigte Lackschicht abgeschieden und strukturiert, um Öffnungenzu der dielektrischen Schicht 212 herzustellen, und diefreiliegenden Teile der dielektrischen Schicht 212 werdenentfernt, um Öffnungenherzustellen, die Teile der Gebiete für Wortleitungskontakte 202 freilegen.Die Öffnungen werdendann mit W oder einem anderen hochschmelzenden Metall gefüllt, umdie Wortleitungen 210 auszubilden, die die Kontaktgebiete 202 kontaktieren.Dann wird der Wafer planarisiert, etwa über einen CMP-Schritt, unddie Bearbeitung wird dann auf die bekannte Weise fortgesetzt.
    [0090] Dererfindungsgemäße Prozeß weistden Vorteil auf, dass der Bitleitungsstapel, wie er etwa aus denSchichten 132, 134 und 136 entstandenist, vor dem Ätzender Isolationsgräbenund vor der Ausbildung der Wortleitungen abgeschieden und struk turiertwird. Vorbeilaufende Wortleitungen und Tiefgräben, die üblicherweise die Größe der Bitleitungskontaktebegrenzen, entfallen deshalb und gestatten die Ausbildung von breiterenTiefgräben,deren Ätzung sichleichter steuern läßt und diesich leichter füllen lassenund außerdemeine höhereTiefgrabenkapazitätgestatten.
    [0091] Alsweiterer Vorteil wird der Bitleitungsstapel vor dem Ätzen derIsolationsgräbenausgebildet und zum Maskieren des Ätzens der Isolationsgräben verwendet.Dadurch justieren sich die aktiven Bereiche zwischen den Isolationsgräben vonselbst auf die Bitleitungen und sorgen für einen optimalen Bitleitungskontaktzu den aktiven Bereichen. Außerdemgibt es nur einen Wortleitungskontakt für jede Zelle, wodurch die Kapazität Bitleitungzu Wortleitung erheblich reduziert wird.
    [0092] Nochein weiterer Vorteil des erfindungsgemäßen Prozesses besteht darin,dass zum Ausbilden der aktiven Bereiche ein hochselektives Ätzen verwendetwird, das die Unterschneidung des Polysiliziums reduziert, um dasVorliegen von Hohlräumenan den "Tripelpunkt"-Ecken zu reduzieren,wo sich Isolationsgraben-, Silizium- und Polysiliziumschichten treffen.
    [0093] Wenngleichdie Erfindung hier unter Bezugnahme auf bestimmte Ausführungsformenbeschrieben worden ist, versteht sich, dass diese Ausführungsformendie Grundlagen und Anwendungen der vorliegenden Erfindung lediglichveranschaulichen. Es versteht sich deshalb, dass an den veranschaulichendenAusführungsformenzahlreiche Modifikationen vorgenommen werden können und dass man sich andereAnordnungen ausdenken kann, ohne von dem Gedanken und Umfang dervorliegenden Erfindung, wie durch die beigefügten Ansprüche definiert, abzuweichen.
    权利要求:
    Claims (39)
    [1] Verfahren zum Ausbilden einer Speicherzelle einesSpeicherzellenfeldes, das mehrere in Zeilen und Spalten angeordneteSpeicherzellen umfaßt, wobeidas Verfahren folgendes umfaßt: Ausbildeneiner mindestens ein leitendes Gebiet enthaltenden Tiefgrabenstrukturin einem Halbleitersubstrat; Ausbilden einer strukturiertenBitleitungsstruktur auf dem isolierenden Gebiet der Tiefgrabenstrukturund elektrisch von diesem isoliert und auf Gebieten des Halbleitersubstrats,diese aber zumindest teilweise kontaktierend; Ätzen freigelegterTeile des Halbleitersubstrats, um mindestens einen Isolationsgrabenneben der Tiefgrabenstruktur auszubilden, wobei die strukturierte Bitleitungsstrukturals eine Ätzmaskeverwendet wird; Füllendes Isolationsgraben mit einem dielektrischen Material; Ausbildeneines Kontaktgebiets in dem dielektrischen Material des Isolationsgrabenzu dem leitenden Gebiet der Tiefgrabenstruktur, der elektrisch von derBitleitungsstruktur isoliert ist; und Ausbilden einer Wortleitungsstruktur,die mit dem Kontaktgebiet verbunden ist und sich zumindest teilweiseauf der Bitleitungsstruktur befindet, aber elektrisch von dieserisoliert ist.
    [2] Verfahren nach Anspruch 1, wobei der Schritt desAusbildens einer Tiefgrabenstruktur folgendes umfaßt: Ausbildeneines Tiefgrabengebiets in einem Halbleitersubstrat; Ausbildeneines Gebiets einer vergrabenen Platte in dem Halbleitersubstratneben dem Tiefgrabengebiet; Ausbilden eines dielektrischenFilms entlang von Seitenwändendes Tiefgrabens; Entfernen eines oberen Gebiets des dielektrischen Films,so dass ein Grabenkragen entlang einem Mittelteil des Tiefgrabengebietsausgebildet wird; Füllendes Tiefgrabengebiets bis zu und teilweise über den Grabenkragen mit dotiertemPolysilizium; Ausbilden einer Grabendeckoxidschicht auf demdotierten Polysilizium; Ausbilden einer Gate-Dielektrikumsschichtauf einem weiteren Teil der Seitenwände des Tiefgrabengebiets; Füllen einesweiteren Teils des Tiefgrabengebiets, der sich auf der Grabendeckoxidschichtbefindet, mit einem weiteren Gebiet aus dotiertem Polysilizium; und Füllen einesverbleibenden Teils des Tiefgrabengebiets mit mindestens einem dielektrischenMaterial.
    [3] Verfahren nach Anspruch 1 oder 2, wobei die Tiefgrabenstrukturein in einem obersten Teil der Tiefgrabenstruktur angeordnetes isolierendesGebiet enthältund der Ätzschrittdie Verwendung des isolierenden Gebiets der Tiefgrabenstruktur alsTeil der Ätzmaskebeinhaltet.
    [4] Verfahren nach einem der Ansprüche 1 bis 3, weiterhin mitdem Ausbilden eines dotierten Gebiets in einem oberen Teil des Halbleitersubstratsneben dem Tiefgraben, wobei das dotierte Gebiet als ein Kontaktgebietfür dieBitleitungsstruktur dient.
    [5] Verfahren nach einem der Ansprüche 1 bis 4, wobei der Schrittdes Ausbildens einer strukturierten Bitleitungsstruktur folgendesumfaßt: Abscheidenmindestens einer leitenden Schicht auf dem Halbleitersubstrat undauf der Tiefgrabenstruktur und Strukturieren und Ätzen derleitenden Schicht, um die strukturierte Bitleitungsstruktur auszubilden.
    [6] Verfahren nach Anspruch 5, wobei der Schritt desAusbildens einer strukturierten Bitleitungsstruktur das Abscheidenmindestens einer Hartmaskenschicht auf der leitenden Schicht umfaßt und der Strukturierungs-und Ätzschrittdas Strukturieren und Ätzender Hartmaskenschicht beinhaltet.
    [7] Verfahren nach einem der Ansprüche 1 bis 6, wobei die strukturierteBitleitungsstruktur mindestens eines der folgenden umfaßt: eineSchicht Polysilizium, eine Schicht aus Wolframnitrid, eine Schichtaus Wolfram und eine Schicht aus Siliziumnitrid.
    [8] Verfahren nach einem der Ansprüche 1 bis 7, weiterhin mitdem Ausbilden elektrisch isolierender Seitenwand-Abstandsschichtenan Seitenwänden derBitleitungsstruktur vor dem Schritt des Ätzens freiliegender Teile desHalbleitersubstrats, wobei die Kontaktgebiete durch die Seitenwand-Abstandsschichtenelektrisch von der Bitleitungsstruktur isoliert sind.
    [9] Verfahren nach einem der Ansprüche 1 bis 8, wobei der Schrittdes Ausbildens eines Kontaktgebiets folgendes umfaßt: Strukturierenund Ätzeneines Teils des weiteren dielektrischen Materials, um eine Kontaktöffnung zu demweiteren leitenden Gebiet in dem Tiefgraben auszubilden; und Füllen derKontaktöffnungenmit einem leitenden Material, um das Kontaktgebiet auszubilden.
    [10] Verfahren nach Anspruch 9, wobei das leitende MaterialPolysilizium umfaßt.
    [11] Verfahren nach einem der Ansprüche 1 bis 10, wobei der Schrittdes Ausbildens einer Wortleitungsstruktur folgendes umfaßt: Abscheidenmindestens einer dielektrischen Schicht auf der Bitleitungsstruktur; Planarisiereneiner oberen Oberflächeder dielektrischen Schicht; Strukturieren und Ätzen derdielektrischen Schicht, um mindestens eine Öffnung darin auszubilden; Abscheidenmindestens einer leitenden Schicht, die die Öffnung zumindest füllt; und Polierender leitenden Schicht, um einen Teil der Leiterschicht zu entfernen,der sich außerhalbder Öffnungerstreckt.
    [12] Verfahren nach Anspruch 11, wobei die dielektrischeSchicht mindestens eines der folgenden umfaßt: über ein Plasma hoher Dichteabgeschiedenes Oxid, Tera-Ortho-Sikikat,mit Bor/Phospohor dotiertes Silikatglas und ein dotiertes Oxid.
    [13] Verfahren nach einem der Ansprüche 1 bis 12, wobei die Wortleitungsstrukturmindestens eines der folgenden um faßt: Polysilizium, Wolframnitrid, Wolframund Wolframsilizid.
    [14] Speicherzelle eines Speicherzellenfeldes, das mehrerein Zeilen und Spalten angeordnete Speicherzellen umfaßt, wobeidie Speicherzelle folgendes umfaßt: eine in einem Halbleitersubstratausgebildete Tiefgrabenstruktur, wobei die Tiefgrabenstruktur mindestensein leitendes Gebiet enthält; einestrukturierte Bitleitungsstruktur, die auf dem isolierenden Gebietder Tiefgrabenstruktur und von diesem elektrisch isoliert und aufmindestens einem Teil der Gebiete des Halbleitersubstrats, aberdiesen kontaktierend, ausgebildet ist; mindestens einen Isolationsgrabenneben der Tiefgrabenstruktur, der sich selbst auf die strukturierte Bitleitungsstrukturjustiert und mit einem dielektrischen Material gefüllt ist; einKontaktgebiet zu dem leitenden Gebiet der Tiefgrabenstruktur, dasin dem dielektrischen Material des Isolationsgrabens ausgebildetund elektrisch von der Bitleitungsstruktur isoliert ist; und Wortleitungsstruktur,die mit dem Kontaktgebiet verbunden ist und sich zumindest teilweiseauf der Bitleitungsstruktur, aber von dieser elektrisch isoliert,befindet.
    [15] Speicherzelle nach Anspruch 14, wobei die Tiefgrabenstrukturfolgendes umfaßt: einin einem Halbleitersubstrat ausgebildetes Tiefgrabengebiet; einGebiet einer vergrabenen Platte neben dem Tiefgrabengebiet, in demHalbleitersubstrat ausgebildet; einen entlang einem Mittelteilvon Seitenwändendes Tiefgrabengebiets ausgebildeten dielektrischen Film eines Grabenkragens; wobeidas Tiefgrabengebiet bis zu und teilweise über den Grabenkragen mit dotiertemPolysilizium gefüllt ist; eineauf dem dotierten Polysilizium ausgebildete Grabendeckoxidschicht; eineauf einem weiteren Teil der Seitenwände des Tiefgrabengebiets ausgebildeteGate-Dielektrikumsschicht; einem weiteren Teil des Tiefgrabengebiets,der sich auf der Grabendeckoxidschicht befindet und teilweise miteinem weiteren Gebiet aus dotiertem Polysilizium gefüllt ist;und einem verbleibenden Teil des Tiefgrabengebiets, der zumindestmit einem dielektrischen Material gefüllt ist.
    [16] Speicherzelle nach Anspruch 14 oder 15, weiterhinmit einem dotierten Gebiet, das in einem oberen Teil des Halbleitersubstratsneben dem Tiefgraben ausgebildet ist, wobei das dotierte Gebietein Kontaktgebiet fürdie Bitleitungsstruktur ist.
    [17] Verfahren nach einem der Ansprüche 14 bis 16, wobei die strukturierteBitleitungsstruktur mindestens eines der folgenden umfaßt: eineSchicht Polysilizium, eine Schicht aus Wolframnitrid, eine Schichtaus Wolfram und eine Schicht aus Siliziumnitrid.
    [18] Speicherzelle nach einem der Ansprüche 14 bis17, weiterhin mit elektrisch isolierenden Seitenwandabstandsschichten,die an Seitenwändender Bitlei tungsstruktur ausgebildet sind, um die Kontaktgebieteelektrisch von der Bitleitungsstruktur zu isolieren.
    [19] Speicherzelle nach einem der Ansprüche 14 bis18, wobei die Wortleitungsstruktur folgendes umfaßt: mindestenseine auf der Bitleitungsstruktur ausgebildete dielektrische Schichtmit einer planaren oberen Oberflächeund mit mindestens einer Öffnungdarin; mindestens eine in der Öffnung ausgebildete leitende Schicht.
    [20] Verfahren nach Anspruch 19, wobei die dielektrischeSchicht mindestens eines der folgenden umfaßt: über ein Plasma hoher Dichteabgeschiedenes Oxid, Tetra-Ethyl-Ortho-Silikat,mit Bor/Phosphor dotiertes Silikatglas und ein dotiertes Oxid.
    [21] Verfahren nach einem der Ansprüche 14 bis 20, wobei die Wortleitungsstrukturmindestens eines der folgenden umfaßt: Polysilizium, Wolframnitrid, Wolframund Wolframsilizid.
    [22] Verfahren zum Ausbilden einer Speicherzelle einesSpeicherzellenfeldes, das mehrere in Zeilen und Spalten angeordneteSpeicherzellen umfaßt, wobeidas Verfahren folgendes umfaßt: Ausbildeneines Tiefgrabengebiets in einem Halbleitersubstrat; Ausbildeneines Gebiets einer vergrabenen Platte im Halbleitersubstrat nebendem Tiefgrabengebiet; Ausbilden eines dielektrischen Filmsentlang von Seitenwändendes Tiefgrabengebiets; Entfernen eines oberen Gebiets des dielektrischen Films,so dass entlang einem Mittelteil des Tiefgrabengebiets ein Grabenkragenausgebildet wird; Füllendes Tiefgrabengebiets mit dotiertem Polysilizium bis zu und teilweise über demGrabenkragen; Ausbilden einer Grabendeckoxidschicht auf demdotierten Polysilizium; Ausbilden einer Gate-Dielektrikumsschichtauf einem weiteren Teil der Seitenwände des Tiefgrabengebiets; Füllen einesweiteren Teils des Tiefgrabengebiets, der sich auf der Grabendeckoxidschichtbefindet, mit einem weiteren Gebiet aus dotiertem Polysilizium; Füllen einesverbleibenden Teils des Tiefgrabengebiets mit mindestens einem dielektrischenMaterial; Ausbilden eines dotierten Gebiets in einem oberen Teildes Halbleitersubstrats neben dem Tiefgraben; Abscheiden mindestenseiner leitenden Schicht auf dem Halbleitersubstrat und auf dem dielektrischen Materialin dem Tiefgraben; Strukturieren und Ätzen der leitenden Schicht,um mindestens eine Bitleitungsstruktur auszubilden, die sich aufdem dielektrischen Material in dem Tiefgrabengebiet befindet unddavon elektrisch isoliert ist und sich auf mindestens einem Teilder Gebiete des Halbleitersubstrats befindet, aber diese kontaktiert; Ausbildenelektrisch isolierender Seitenwand-Abstandsschichten an Seitenwänden derBitleitungsstruktur; Ätzenfreiliegender Teile des Halbleitersubstrats, um mindestens einenIsolationsgraben neben der Tiefgrabenstruktur auszubilden, wobeidie strukturierte Bitleitungsstruktur und das dielektrische Materialdes Tiefgrabengebiets als Ätzmaskeverwendet werden; Füllendes Isolationsgrabens mit einem weiteren dielektrischen Material; Strukturierenund Ätzeneines Teils des weiteren dielektrischen Materials, um eine Kontaktöffnung zu demweiteren Polysiliziumgebiet in dem Tiefgrabengebiet auszubilden; Füllen derKontaktöffnungmit einem leitenden Material, um ein Kontaktgebiet auszubilden,das durch die Seitenwand-Abstandsschichten elektrisch von der Bitleitungsstrukturisoliert ist; Abscheiden mindestens einer dielektrischen Schicht aufder Bitleitungsstruktur; Planarisieren einer oberen Oberfläche derdielektrischen Schicht; Strukturieren und Ätzen der dielektrischen Schicht, ummindestens eine Öffnungdarin auszubilden; Abscheiden mindestens einer weiteren leitenden Schicht,die die Öffnungzumindest füllt;und Polieren der weiteren leitenden Schicht, um einen Teilder Leiterschicht zu entfernen, der sich außerhalb der Öffnung erstreckt,wodurch eine Wortleitungsstruktur ausgebildet wird, die mit demKontaktgebiet verbunden ist und sich zumindest teilweise auf derBitleitungsstruktur befindet, aber elektrisch von dieser isoliertist.
    [23] Speicherzelle eines Speicherzellenfeldes, das mehrerein Zeilen und Spalten angeordnete Speicherzellen umfaßt, wobeidie Speicherzelle folgendes umfaßt: ein in einem Halbleitersubstratausgebildetes Tiefgrabengebiet; ein Gebiet einer vergrabenenPlatte, das neben dem Tiefgrabengebiet in dem Halbleitersubstratausgebildet ist; einen entlang einem Mittelteil von Seitenwänden des Tiefgrabensausgebildeten dielektrischen Film eines Grabenkragens; wobeider Tiefgraben bis zu und teilweise über den Grabenkragen mit dotiertemPolysilizium gefülltist; eine auf dem dotierten Polysilizium ausgebildete Grabendeckoxidschicht; eineauf einem weiteren Teil der Seitenwände des Tiefgrabens ausgebildeteGate-Dielektrikumsschicht; einen weiteren Teil des Tiefgrabens,der sich auf der Grabendeckoxidschicht befindet und mit einem weiterenGebiet aus dotiertem Polysilizium gefüllt ist; einen verbleibendenTeil des Tiefgrabens, der zumindest mit einem dielektrischen Materialgefülltist; ein in einem oberen Teil des Halbleitersubstrats nebendem Tiefgraben ausgebildetes dotiertes Gebiet; mindestens eineauf dem Halbleitersubstrat und auf dem dielektrischen Material desTiefgrabens angeordnete strukturierte leitende Schicht mit mindestens einerBitleitungsstruktur, die von dem dielektrischen Material des Tiefgrabenselektrisch isoliert ist und die mindestens einen Teil der Gebietedes Halbleitersubstrats kontaktiert; an Seitenwänden derBitleitungsstruktur ausgebildete elektrisch isolierende Seitenwandabstandsschichten; mindestenseinen der Tiefgrabenstruktur benachbarten Isolationsgraben, dersich selbst auf die strukturierte Bitleitungsstruktur justiert,wobei der Isolationsgraben mit einem weiteren dielektrischen Material gefüllt ist; eineKontaktöffnungzu dem weiteren Polysiliziumgebiet in dem in dem weiteren dielektrischenMaterial ausgebildeten Tiefgrabengebiet; wobei die Kontaktöffnung miteinem leitenden Material gefülltist, um ein Kontaktgebiet auszubilden, das durch die Seitenwand-Abstandsschichtenelektrisch von der Bitleitungsstruktur isoliert ist; mindestenseine auf der Bitleitungsstruktur ausgebildete planare dielektrischeSchicht mit mindestens einer Öffnungdarin; und mindestens eine weitere in der Öffnung ausgebildete leitendeSchicht mit einer Wortleitungsstruktur, die mit dem Kontaktgebietverbunden ist und sich zumindest teilweise auf der Bitleitungsstrukturbefindet, aber elektrisch von dieser isoliert ist.
    [24] Verfahren zum Ausbilden einer Zwischenverbindungsstruktureines Speicherzellenfeldes, wobei das Speicherzellenfeld viele inZeilen und Spalten angeordnete Speicherzellen umfaßt, wobeijede der vielen Speicherzellen eine in einem Halbleitersubstratausgebildete Tiefgrabenstruktur aufweist, wobei die Tiefgrabenstrukturmindestens ein leitendes Gebiet enthält, wobei das Verfahren folgendesumfaßt: Ausbildenmindestens einer Bitleitungsstruktur auf einem Halbleitersubstrat,wobei die Bitleitungsstruktur einen Teil aufweist, der mindestensein Bitleitungskontaktgebiet des Halbleitersubstrats kontaktiert;und danach Ausbilden mindestens einer Wortleitungsstruktur,die sich zumindest teilweise auf der Bitleitungsstruktur befindet,aber von dieser elektrisch isoliert ist, wobei die Wortleitungsstrukturmit mindestens einem Wortleitungskontaktgebiet verbunden ist, wobeidas Wortleitungskontaktgebiet mit dem leitenden Gebiet der Tiefgrabenstrukturverbunden ist.
    [25] Verfahren nach Anspruch 24, wobei das Bitleitungskontaktgebietein in einem oberen Teil des Halbleitersub strats neben dem Tiefgrabenausgebildetes dotiertes Gebiet umfaßt.
    [26] Verfahren nach einem der Ansprüche 24 bis 25, wobei der Schrittdes Ausbildens mindestens einer Bitleitungsstruktur folgendes umfaßt: Abscheidenmindestens einer leitenden Schicht auf dem Halbleitersubstrat undauf der Tiefgrabenstruktur und Strukturieren und Ätzen derleitenden Schicht, um die strukturierte Bitleitungsstruktur auszubilden.
    [27] Verfahren nach einem der Ansprüche 24 bis 26, wobei die strukturierteBitleitungsstruktur mindestens eines der folgenden umfaßt: eineSchicht Polysilizium, eine Schicht aus Wolframnitrid, eine Schichtaus Wolfram und eine Schicht aus Siliziumnitrid.
    [28] Verfahren nach einem der Ansprüche 24 bis 27, weiterhin mitdem Ausbilden elektrisch isolierender Seitenwand-Abstandsschichtenan Seitenwändender Bitleitungsstruktur.
    [29] Verfahren nach einem der Ansprüche 24 bis 28, wobei der Schrittdes Ausbildens mindestens einer Wortleitung folgendes umfaßt: Ätzen freiliegenderTeile des Halbleitersubstrats, um mindestens einen Isolationsgrabenneben der Tiefgrabenstruktur auszubilden, wobei die Bitleitungsstrukturals Ätzmaskeverwendet wird; Füllendes Isolationsgrabens mit einem dielektrischen Material; Ausbildendes Wortleitungskontaktgebiets in dem dielektrischen Material desIsolationsgrabens und Ausbilden der Wortleitungsstruktur.
    [30] Verfahren nach Anspruch 29, wobei der Schritt desAusbildens der Wortleitungsstruktur folgendes umfaßt: Abscheidenmindestens einer dielektrischen Schicht auf der Bitleitungsstruktur; Planarisiereneiner oberen Oberflächeder dielektrischen Schicht; Strukturieren und Ätzen derdielektrischen Schicht, um mindestens eine Öffnung darin auszubilden; Abscheidenmindestens einer leitenden Schicht, die die Öffnung zumindest füllt; und Polierender leitenden Schicht, um einen Teil der Leiterschicht zu entfernen,der sich außerhalbder Öffnungerstreckt.
    [31] Verfahren nach einem der Ansprüche 24 bis 30, wobei die Wortleitungsstrukturmindestens eines der folgenden umfaßt: Polysilizium, Wolframnitrid, Wolframund Wolframsilizid.
    [32] Zwischenverbindungsstruktur eines Speicherzellenfeldes,wobei das Speicherzellenfeld mehrere in Zeilen und Spalten angeordneteSpeicherzellen umfaßt,wobei jede der mehreren Speicherzellen eine in einem Halbleitersubstratausgebildete Tiefgrabenstruktur aufweist, wobei die Tiefgrabenstruktur mindestensein leitendes Gebiet enthält,wobei die Zwischenverbindungsstruktur folgendes umfaßt: mindestenseine auf einem Halbleitersubstrat ausgebildete Bitleitungsstruktur,wobei die Bitleitungsstruktur einen Teil aufweist, der mindestensein Bitleitungskontaktgebiet des Halbleitersubstrats kontaktiert;und mindestens eine zumindest teilweise auf der Bitleitungsstrukturausgebildete Wortleitungsstruktur, aber elektrisch von dieser isoliert,wobei die Wortleitungsstruktur mit mindestens einem Wortleitungskontaktgebietverbunden ist, wobei das Wortleitungskontaktgebiet mit dem leitendenGebiet der Tiefgrabenstruktur verbunden ist.
    [33] Zwischenverbindungsstruktur nach Anspruch 32, wobeidas Bitleitungskontaktgebiet ein in einem oberen Teil des Halbleitersubstratsneben dem Tiefgraben ausgebildetes dotiertes Gebiet umfaßt.
    [34] Die Zwischenverbindungsstruktur nach Anspruch 32oder 33, wobei die strukturierte Bitleitungsstruktur mindestenseines der folgenden umfaßt: eineSchicht Polysilizium, eine Schicht aus Wolframnitrid, eine Schichtaus Wolfram und eine Schicht aus Siliziumnitrid.
    [35] Zwischenverbindungsstruktur nach einem der Ansprüche 32 bis34, weiterhin mit elektrisch isolierenden Seitenwand-Abstandsschichten,die an Seitenwändender Bitleitungsstruktur ausgebildet sind, um die Kontaktgebieteelektrisch von der Bitleitungsstruktur zu isolieren.
    [36] Zwischenverbindungsstruktur nach einem der Ansprüche 32 bis35, die weiterhin folgendes umfaßt: mindestens einen Isolationsgrabenneben der Tiefgrabenstruktur, der sich selbst auf die Bitleitungsstrukturjustiert und mit einem dielektrischen Material gefüllt ist; wobeijeder Wortleitungskontakt in dem dielektrischen Material des Isolationsgrabensausgebildet ist und von der Bitleitungsstruktur elektrisch isoliertist.
    [37] Zwischenverbindungsstruktur nach einem der Ansprüche 32 bis36, wobei die Wortleitungsstruktur folgendes umfaßt: mindestenseine auf der Bitleitungsstruktur ausgebildete dielektrische Schichtmit einer planaren oberen Oberflächeund mit mindestens einer Öffnungdarin und mindestens eine in der Öffnung ausgebildete leitendeSchicht.
    [38] Zwischenverbindungsstruktur nach Anspruch 37, wobeidie dielektrische Schicht mindestens eines der folgenden umfaßt: über einPlasma hoher Dichte abgeschiedenes Oxid, Tetra-Ethyl-Ortho-Silikat, mit Bor/Phosphordotiertes Silikatglas und ein dotiertes Oxid.
    [39] Zwischenverbindungsstruktur nach einem der Ansprüche 32 bis38, wobei die Wortleitungsstruktur mindestens eines der folgendenumfaßt:Polysilizium, Wolframnitrid, Wolfram und Wolframsilizid.
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